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Informations sur la mission de Dans une équipe Design IP : - Codage RTL et génération, - Insertion d'analyse et d'examen de la couverture ; - Analyse temporelle statique ( STA ) ; - Génération de pattern de test ; - RTL et de simulation GLS de motif de test ;
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Dans une équipe Design IP : - Codage RTL et génération, - Insertion d'analyse et d'examen de la couverture ; - Analyse temporelle statique ( STA ) ; - Génération de pattern de test ; - RTL et de simulation GLS de motif de test ;

Ingénieur Microelectronique expérience > 5 ans dans la conception IP complexes. Bonne connassance RTL Verilog ou VHDL , STIL , Synopsys Design Compiler ), des outils STA et DFT ( Synopsys Tetramax , Mentor Tessent MBIST , LBIST ).Bonne connaissance des différents protocoles ( JTAG , IEEE1500 )

Ingénieur DFT et participerez à la conception d'IP :- Codage de RTL ou la génération ( la mémoire , la génération Logic BIST , insertion boundary scan , test_module ... ) ; - L'insertion d'analyse et d'examen de la couverture ; - Analyse temporelle statique ( STA ) ; - Génération de pattern de test ; - RTL et de simulation GLS de test.

Caractéristiques Pas de travail à distance
Pas de déplacement à prévoir
Temps de travail :Temps plein

Pays sous le droit duquel la mission sera effectué : France

Période :
Cette mission commence : immediate

Début : 2016-06-27
Fin : 2016-09-27
Durée : 3 mois

Bénéficiaire de la mission : Moi-même / Ma Société

Honoraire :minimum 400.00 EUR
Honoraire :maximum 450.00 EUR

Caractéristiques du candidat idéal
Outils / Logiciels / Méthodes maitrisés : RTL, VHDL, Verilog, DFT Tools, STA Tools

Localisation géographique de la mission : 06410 BIOT fr

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